AI SoC入门-8高速外设USB、ETH

原创 thatway1989 那路谈OS与SoC嵌入式软件 2024-11-04 18:03


之前的文章介绍了AI SoC入门-7低速外设
，本篇介绍SoC中高速设备和接口。还是以点带面，有一个整体的认识，拓展视野就可以，具体研究需要自己调研查资料了。

1. USB

1.1 USB简介

参考《USB中文网》：https://www.usbzh.com/article/detail-344.html 这里基础知识很全面，有兴趣可以打开看看，篇幅有限，这里只简单介绍下。

通用串行总线（英语：Universal Serial Bus，缩写：USB）是连接
电脑与
设备的一种序列总线标准，也是一种输入输出(
I/O) 连接端口的技术规范，广泛应用于个人电脑和移动设备等信息通信产品，并扩展至摄影器材、数字电视（
机顶盒）、游戏机等其它相关领域。

多媒体电脑刚问世时，外接式设备的传输接口各不相同，如打印机只能接
并行端口、调制解调器只能接
RS232、鼠标键盘只能接
PS/2等。繁杂的接口系统，加上必须安装驱动程序并重启才能使用的限制，都会造成用户的困扰。因此，创造出一个统一且支持易插拔的外接式传输接口，便成为无可避免的趋势，USB应运而生。

最新一代的USB是USB4，传输速度为40Gbit/s。物理接头USB Type-A、Type-B接头分正反面，新型
USB Type-C接头不分正反面。

1.2 synopsys USB介绍

这里我们以synopsys USB为例进行说明。官网资料：

https://www.synopsys.com/zh-cn/designware-ip/interface-ip/usb.html 需要有账号才能下载资料，这里找到一个可以用的：

https://blog.csdn.net/gitblog_06679/article/details/143337930

Synopsys USB IP 解决方案提供完整的高质量 USB 数字控制器、PHY、验证 IP、IP 子系统和 IP 原型套件，帮助片上系统 (SoC) 设计人员构建符合 USB-IF 要求的产品，并确保与市场上超过 40 亿个支持 USB 的产品（包括具有 USB Type-C 连接的产品）的互操作性。这里以USB3.0进行说明：

1.2.1 USB 3.0

1. USB Controller：Synopsys 为设计人员提供经过硅验证的可配置 Synopsys USB 3.0 控制器，这些控制器符合 USB 实施者论坛 (USB-IF) USB 3.0 规范。Synopsys USB 3.0 控制器提供最低的门数、采用双电源轨优化的高效电源管理以及用于 PHY 的 USB 3.0 PIPE 和 USB 2.0 UTMI/UTMI+ 接口。该综合解决方案还支持双角色设备 (DRD)、xHCI 主机和设备控制器以及超高速芯片间连接 (SSIC)、高速芯片间连接 (HSIC) 和 OTG 2.0 功能。

  • 支持超高速 USB 省电模式、统一电源格式 (UPF) 和双电源轨

  • 通过设计降低整体系统功耗

  • 可配置数据缓冲选项，以微调性能/面积权衡

  • 主机支持超高速、高速、全速和低速操作

  • 主机控制器兼容支持 xHCI 标准的常见操作系统，例如 Windows 8 和 Linux

  • 设备支持超高速、高速和全速运行

  • DRD 支持主机或设备操作

  • PHY IP：Synopsys 的 USB-C 3.0 和 USB 3.0 PHY IP 为设计人员提供了业界最佳的低面积和低功耗组合，并支持从 65 纳米到 14/16 纳米 FinFET 的领先工艺技术。Synopsys USB-C 和 USB 3.0 PHY 均提供单一高效的 GDSII 设计，支持所有四种 USB 3.0 速度模式（超高速、高速、全速和低速）。为了最大限度地延长移动应用中的电池寿命，Synopsys USB-C/USB 3.0 PHY 旨在最大限度地降低功耗和待机电流。此外，Synopsys USB-C 3.0 femtoPHY 经过优化，支持 USB Type-C 连接规范。

  • 综合 IP 解决方案的一部分，包括 xHCI 主机和设备控制器、PHY、验证 IP、IP 原型设计套件和 IP 软件开发套件

  • 专为先进的 1.8V CMOS 平面体和 FinFET 工艺节点而设计

  • USB-C femtoPHY IP 支持 USB Type-C 规范

  • 采用 14/16 纳米 FinFET 和 28 纳米工艺的 USB-C/USB 3.0 femtoPHY 占用面积缩小 50%，性能卓越，并具有先进的电源功能

  • 集成 PHY 包括发射器、接收器、PLL、数字核心和 ESD

  • 设计最小化面积和功耗

  • 高良率：旨在通过降低对代工工艺、芯片和电路板寄生效应以及工艺设备变化所导致的变化的敏感度来提高关键的营业利润率

  • Synopsys USB 3.0 PHY IP 已获得 USB-IF 认证

1.2.2 eUSB2 IP

参考：

https://www.synopsys.com/dw/doc.php/ds/c/dwc_eusb2_china.pdf

符合eUSB2 1.1规范 • 可用于USB主机、设备和双角色应用中 • eUSB2 PHY和eUSB2中继器支持 USB 2.0 480Mbps（高速）、12Mbps（全速）和 1.5Mbps（低速）数据速率 • eUSB2 PHY专为不支持3.3V信号和5V容限 的最先进工艺节点而设计 • eUSB2 PHY接口：UTMI+ 3级规范 • eUSB2中继器专为支持3.3V信号和5V容限 的成熟工艺节点而设计

eUSB2 PHY IP


• 专为高级工艺节点（7nm及以下）设计 • 最大限度地减少由于工艺、电压、温度、封装和板卡寄生参数的变化而产生的影响 • 支持USB 2.0 480Mbps（高速）、12Mbps（全速）和1.5Mbps（低速）数据速率 • 与新思科技的DesignWare USB 2.0、3.0、3.1和3.2主机、设备及双角色控制器连接 • 最低功耗：对于用于eUSB2 芯片间通信的高级移动设备，可延长电池寿命

eUSB2中继器IP


在eUSB2和USB 2.0信号电平间转换，使配有eUSB2 PHY的SoC能够与旧有USB 2.0产品连接 • 专为成熟工艺节点而设计 • 可集成到PMIC、音频、Wi-Fi、组合式无线芯片中，或作为独立（多端口）中继器芯片实施 • 支持USB 2.0 480Mbps（高速）、12Mbps（全速）和1.5Mbps（低速）数据速率 • 高级内置自检 (BIST)、可调性和诊断

1.2.3 USB4

参考：

  1. https://www.synopsys.com/zh-cn/designware-ip/technical-bulletin/usb4-socs-ip.html

  2. https://www.synopsys.com/designware-ip/interface-ip/usb/usb4.html

USB4是 USB 开发者论坛 (USB-IF) 制定的一种新的连接标准。USB4 支持多种高速接口协议，包括 USB4、DisplayPort、PCI Express 和 Thunderbolt 3，可通过单根 USB Type-C 电缆高效地传输数据并同时传递数据、电源和高分辨率视频。USB4 实现高达 40Gbps 的速度，是之前的 USB 3.2 Gen 2x2 标准的两倍。本文简要概述了复杂的 USB4 新标准，包括电缆和连接器，以及片上系统 (SoC) 构建块。

USB4 电缆和连接器

USB4 可以使用与 USB 3.2 相同的无源 Type-C 到 Type-C 电缆，但是电缆长度可能不同。USB 3.2 支持在长达2 米的电缆上保持 5 Gbps 的超高速，同样的电缆支持 USB4 达到 20 Gbps的速度。USB 3.2 支持在长达1 米的电缆上保持 10 Gbps 和 20 Gbps 的超高速，同样的电缆也支持 USB4 达到 20 Gbps 的速度。将电缆长度减少到 0.8 米，可以支持 USB4 40 Gbps 的速度。因此，我们预计 USB 3.2 的 1 米电缆将被淘汰，取而代之的是使用新的 USB4 标志的 0.8 米电缆。除 DisplayPort 切换模式外，这些 0.8 米的电缆还适用于 USB 3.2 和 USB4。

USB4 40 Gbps 的电缆长度大于 0.8 米，USB4 20 Gbps 的电缆长度大于 2 米时，需要使用有源电缆。有源电缆的设计很复杂。USB4 营销指南包含新的端口和电缆图标，表明支持 USB4。

USB4 规范描述了不同 USB4 产品类型的特性和功能。

上图显示了 USB4 双总线系统架构，其中 USB 2.0（用于向后兼容）与 USB4 分开布线。

USB 主机“下游端口”连接到 USB4 集线器、USB 扩展坞（图中未显示）和 USB4 设备“上游端口”。

其他 USB4 集线器、USB4 扩展坞和/或 USB4 设备的连接就像 USB 2.0 和 USB 3.2 规范中已知的标准 USB 拓扑和设备树一样。

USB4 PHY IP 可在 USB4 主机、USB4 集线器下游端口 (DFP)、USB4 扩展坞 DFP 和某些 USB4 设备应用的高级工艺节点中使用。

新思科技 USB4 PHY 可以通过定制 Type-C 辅助 (TCA) 数字cross-bar切换功能，以实现主机应用的通道多路复用，如上图所示。

数字交叉开关确保卓越的信号质量，这对于保证 10 Gbps 和 20 Gbps 的数据速率至关重要。

Synopsys 还在为某些 USB4 设备应用提供合适的低成本工艺节点的 USB4 PHY。

USB4 主机、集线器和扩展坞上用于 DFP 的 USB4 PHY 必须以多种模式运行：

USB4、Thunderbolt3、USB 3.x 和 DisplayPort TX 切换模式，如图所示。

Synopsys 提供DesignWare USB4 设备路由器 IP，该 IP 最初面向的是边缘和大容量存储应用的人工智能（AI）加速器。

每个 AI 加速器如何与关联的本地计算和存储器一起运行，取决于具体实际情况，但是图 3 展示了一个可能的示例。

在 USB4 模式下，这个 AI 加速器使用 USB4 连接到带有隧道 PCIe 的 PCIe 4.0 嵌入式端点。

这种模式使 AI 加速器可以利用连接到主机系统存储器的低延迟直接存储器访问 (DMA) 连接。

在 USB 3.x 模式下，该 AI 加速器使用旧版 USB 流（同步）或大量流量连接到 USB 主机。

图 3 还显示了支持 PCIe 4.0 的定制 USB4 PHY。

集成定制的 USB4 PHY 时，可以将 AI 加速器安装在嵌入式主机中的 PCB 上，或安装在 PCIe 扩展卡上。

1.3 USB 2.0

参考：

https://blog.csdn.net/weixin_49259827/article/details/139993521

新思USB 2.0 IP主要有两个文档需要参考：

《DesignWare Cores USB 2.0 Hi-Speed On-TheGo (OTG) Data book》

《DesignWare Cores USB 2.0 Hi-Speed On-TheGo (OTG) Programming Guide》

前者是描述IP的架构、信号、配置、寄存器等，后者是编程指导，驱动编写主要参考这一部分进行。

上图左边部分是AHB总线接口，这一部分主要是实现CPU和DWC_otg控制器信息交互功能。

  1. AHB Slave I/F：AHB slave接口，此时DWC_otg控制器是从设备，CPU通过该接口对DWC_otg的控制和状态寄存器(CSR)、数据FIFO和队列进行读写访问。

  2. AHB Master I/F（可选的）：AHB master接口，对应DMA部分描述，使能DMA时，DMA是主设备，负责在系统的memory和内部的RAM之间搬运数据。

  3. Data FIFO RAM/IF：上图下面部分是Data RAM接口，连接一个外部单端口FIFO RAM(SPRAM)，用于数据存储。

DWC_otg控制器支持3种PHY接口，如上图右边部分所示：

（1）UTMI+ Level 3 PHY 接口(Revision 1.0 or HSIC)

UTMI+PHY可以是单向或双向的，可以配置为8、16或8/16位数据总线(软件可配置)。UTMI+接口可以配置为与符合修订版1.0的PHY或符合HSIC的PHY一起工作。

（2）ULPI PHY 接口 (Revision 1.1)

ULPI PHY可以是单向或双向的，具有8位SDR或4位DDR总线(软件可配置)。

（3）USB 1.1全速串行收发器接口

USB 1.1全速串行收发器可以作为专用接口，也可以在芯片外部PHY的UTMI+或ULPI接口上共享引脚(软件可配)。

DWC_otg_pmu模块（电源管理单元或pmu）负责休眠过程，如下：

DWC_otg控制器中各个模块的层次结构，如下：

DWC_otg系统的主要模块和控制流程，如下：

USB Host模式下DWC_otg控制器的总线接口架构，如下：

image.png

DWC_otg_core架构框图。从上到下依次是BIU模块、AIU模块、PFC模块、MAC模块、WPC模块和PIU模块，右边还有个CSR模块：

1.4 USB3.0

参考：

https://blog.csdn.net/gitblog_06679/article/details/143337930

DWC_usb3核心的主要块如下：

■上层常用于USB 2.0和USB 3.0操作。

它具有总线接口、缓冲区管理块、用于调度的列表处理器，以及控制和状态寄存器（CSR）功能。

■USB 2.0付费和MAC层■USB 3.0物理，链接和MAC层因为你可以连接一个设备USB 2.0或USB 3.0设备，其中一个操作活动在给定的时间：

■主机模式，USB2.0和USB 3.0操作可以同时活动同时支持USB 2.0和USB 3.0设备。

■在多端口主机模式下，将实例化PHY、Link和MAC层的多个实例。

缓冲区管理还为每个总线实例提供了单独的Rx和Tx缓冲区。

上图显示了USB 3.0控制器的逻辑层次结构、时钟域和数据流。

图中显示的域在“块描述”中进行了描述。

对于USB IP的需求，一般需要梳理：

  • 根据速率和功能选择USB2.0或者3.0等

  • 需要支持的模式选择SSP、SS、HS等

  • 支持协议的选择，例如xCHI

  • 是否使用外置TYPC-C

  • 时钟复位源确定

2. ETH

2.1 简介

以太网控制器通常由MAC（Media Access Control）和PHY（Physical Layer）两部分组成：

  • MAC负责数据帧的封装和解封装，以及管理数据包在局域网中的传输；

  • PHY则负责将数字信号转换为模拟信号进行物理层传输，并在接收端将模拟信号转换为数字信号。

MAC（Media Access Control）：

MAC层是以太网协议栈的第二层（数据链路层Data Link Layer），负责管理数据帧的封装和解封装，实现数据包的发送和接收。MAC层还包括地址识别、冲突检测、重发机制等功能。在10M以太网控制器中，MAC层通常运行在硬件中，负责处理以太网帧的发送和接收，确保数据在局域网中的正确传输。PHY（Physical Layer）：

PHY层是以太网协议栈的第一层（物理层Physical Layer），负责将数字信号转换为模拟信号进行物理层传输，并在接收端将模拟信号转换为数字信号。PHY层还包括编解码、调制解调、时钟恢复等功能。10M以太网控制器的PHY层负责将数据从MAC层传输到物理介质上，以及从物理介质接收数据并传递给MAC层。工作原理：

MAC层将数据封装为以太网帧，并通过PHY层将其转换为模拟信号发送到网络中。接收端的PHY层将模拟信号转换为数字信号后交给MAC层进行解封装，最终将数据包传递给上层协议栈。以太网控制器遵循IEEE 802.3标准，使用CSMA/CD（Carrier Sense Multiple Access with Collision Detection）协议来协调网络设备之间的数据传输，以实现可靠的数据通信。

是使用的时候还需要DMA的协助，如上图。

CPU 集成 MAC，PHY 采用独立芯片，这种比较常见，如下图：

MAC 及 PHY 工作在OSI 七层模型的数据链路层和物理层。具体如下

在发送数据的时候，MAC 协议可以事先判断是否可以发送数据，如果可以发送将给数据加上一些控制信息，最终将数据以及控制信息以规定的格式发送到物理层；在接收数据的时候，MAC 协议首先判断输入的信息并是否发生传输错误，如果没有错误，则去掉控制信息发送至 LLC（逻辑链路控制）层。该层协议是以太网 MAC，由 IEEE-802. 3 以太网标准定义。

什么是 MII?MII（Media Independent Interface）即媒体独立接口，MII 接口是 MAC 与 PHY 连接的标准接口。它是 IEEE-802.3 定义的以太网行业标准。MII 接口提供了 MAC 与 PHY 之间、PHY 与 STA（Station Management）之间的互联技术，该接口支持 10Mb/s 与 100Mb/s 的数据传输速率，数据传输的位宽为 4 位。"媒体独立"表明在不对MAC硬件重新设计或替换的情况下，任何类型的PHY设备都可以正常工作。802.3协议最多支持32个PHY，但有一定的限制：要符合协议要求的connector特性。MII 接口如下图所示：

image.png

MII 接口主要包括四个部分。

  • 一是从 MAC 层到 PHY 层的发送数据接口，

  • 二是从 PHY 层到 MAC 层的接收数据接口，

  • 三是从PHY 层到 MAC 层的状态指示信号，

  • 四是 MAC 层和 PHY 层之间传送控制和状态信息的 MDIO 接口。

GMII是千兆网的MII接口，这个也有相应的RGMII接口，表示简化了的GMII接口。

什么是PHY？PHY（Physical Layer，PHY）是 IEEE802.3 中定义的一个标准模块，STA（station management entity，管理实体，一般为MAC 或 CPU）通过 SMI（Serial Manage Interface）对 PHY 的行为、状态进行管理和控制，而具体管理和控制动作是通过读写 PHY 内部的寄存器实现的。一个 PHY 的基本结构如下图：

参考：

  1. https://blog.csdn.net/csdnpmsm/article/details/138136174

  2. https://blog.csdn.net/qq_29883393/article/details/142058929?spm=1001.2101.3001.6650.2&utm_medium=distribute.pc_relevant.none-task-blog-2~default~YuanLiJiHua~Position-2-142058929-blog-126250407.235^v43^pc_blog_bottom_relevance_base3&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2~default~YuanLiJiHua~Position-2-142058929-blog-126250407.235^v43^pc_blog_bottom_relevance_base3&utm_relevant_index=5

2.2 Xilinx的千兆以太网解决方案

吉比特级以太网媒体访问控制器核（GEMAC）是针对1Gb/s（Gbps）以太网媒体访问控制器功能的可参数化的LogiCORE IP解决方案。GEMAC核的设计符合 IEEE 802.3-2002规范。GWMAC核支持两个PHY端接口选项：GMII或RGMII。并且，Xilinx 全面的1Gb/s以太网解决方案包含吉比特MAC和PCS/PMA IP核产品。Xilinx吉比特以太网MAC解决方案还包括带有内置处理器本地总线（PLB）接口（PLB GEMAC）的配置。该配置通过Xilinx嵌入式开发套件（EDK）提供。GEMAC LogiCORE IP可以实现与1000 Base-X PCS/PMA或SGMII核的无缝集成，并提供3种选项用来与PHY器件接口：1000 BASE-X或10位接口（TBI）或SGMII。

整个系统分为发送模块、接收模块、MAC状态模块、MAC控制模块、MII管理模块和主机接口模块六部分。发送模块和接收模块主要提供MAC帧的发送和接收功能，其主要操作有MAC帧的封装与解包以及错误检测，它直接提供了到外部物理层芯片的并行数据接口。在实现中物理层处理直接利用商用的千兆PHY芯片，主要开发量集中在MAC控制器的开发上。

MII管理模块用于控制MAC与外部PHY之间的接口，用于对PHY进行配置并读取其状态信息。该接口由时钟信号MDC和双向数据信号MDIO组成。MII管理模块则由时钟生成模块、移位寄存器模块和输出控制模块三部分组成。参考：https://bbs.elecfans.com/jishu_2072388_1_1.html

2.3 synopsys的以太网解决方案

以太网的普及性使其成为我们互联世界不可或缺的一部分，推动通信速度高达 1.6T。为了满足以太网 SoC 的质量、高性能和安全需求，Synopsys 提供了完整的 IP 解决方案，包括可配置的 MAC 和 PCS 控制器以及经过硅验证的 1G 至 224G PHY、MACsec 安全模块、验证 IP 和接口 IP 子系统。应用主要分为三部分：PHY、PCS、XGMA

PHY：

多通道 Synopsys 多协议 25G PHY IP 是 Synopsys 高性能多速率收发器产品组合的一部分，适用于高端网络和云计算应用。PHY 面积小，提供低活动和待机功率解决方案，支持多种电气标准，包括 PCI Express (PCIe) 4.0、25G 和 100G 以太网、加速器缓存一致性互连 (CCIX)、SATA 和其他行业标准互连协议。多协议 25G PHY 使用领先的设计、分析、仿真和测量技术，提供超出标准电气规格的信号完整性和抖动性能。

可配置的发射器和接收器均衡器以及连续校准和自适应 (CCA) 使设计人员能够控制和优化电压和温度变化下的信号完整性和性能。PHY 为待机和工作电源提供高级电源管理功能。嵌入式误码率测试器 (BERT) 和内部眼图监视器提供片上可测试性和通道性能可见性。PHY 与 Synopsys 物理编码子层 (PCS) 和数字控制器/媒体访问控制器 (MAC) 无缝集成，以缩短设计时间并帮助设计人员实现一次通过硅片成功。

  • 支持 1.25 至 25.8 Gbps 数据速率

  • 支持带通道裕度的 PCI Express 4.0、1G 至 100G 以太网、CCIX 和 SATA 协议

  • 支持具有聚合和分叉功能的 x1 至 x16 宏配置

  • 扩频时钟 (SSC)、` PCIe 单独 Refclk 独立 SSC (SRIS) 和电源管理功能

  • 以太网电气节能 (EEE)

  • 聚合宏配置的参考时钟共享

  • 连续时间线性均衡器 (CTLE)、判决反馈均衡 (DFE) 和前馈均衡 (FFE)

  • 嵌入式误码率测试仪 (BERT) 和内部眼图监视器

  • 支持 IEEE 1149.6 AC 边界扫描

Synopsys 多协议 32G PHY基本一致。

PCS：

Synopsys 以太网物理编码子层 (PCS) IP 符合 IEEE 802 和 1G、2.5G、5G 和 10G 以太网 PCS 层的联盟规范。Synopsys 以太网 PCS 核心通过独立于介质的接口提供介质访问控制 (MAC) 和物理介质附加子层 (PMA) 之间的接口。支持 1000BASE-X PCS 的 GMII，该 PCS 为单通道定义，工作频率为 125 MHz，以支持 1000BASE-X PMA；支持 10GBASE-X PCS 的 XGMII，该 PCS 为四通道定义，工作频率为每通道 312.5 MHz，以支持 10GBASE-X 和 10GBASE-R PMA。为了保持转换密度和 DC 平衡，1000BASE-X 和 10GBASE-X PCS 使用 8B/10B 编码/解码，而 10GBASE-R PCS 使用 64B/66B 编码或解码和加扰技术。

Synopsys Ethernet PCS IP 采用最先进的方法进行验证，包括 RTL 设计、验证、硬件验证和互操作性测试。该 IP 易于配置，具有用户友好的应用程序界面，可轻松实现功能和实施目标以满足设计要求，使 Synopsys Ethernet PCS IP 成为精简而灵活的解决方案。结合 Synopsys XGMAC IP 和支持 1G/2.5G/5G/10G 以太网应用的可配置 MAC，以太网 PCS IP 可轻松将 SoC 集成到 1G/2.5G/5G/10G 以太网设计中。

  • 符合 XGXS 应用的 IEEE 802.3ae 第 47 条和第 48 条以及 1000B-KX、10GBASE-KX4、自动协商和联盟规范的 IEEE 802.3ap 第 36 条、第 45 条、第 48 条和第 73 条

  • 支持 1000BASE-X 应用的第 37 条自动协商

  • 符合 1000BASE-X 应用的第 36 条和第 37 条自动协商要求

  • 使用 XGXS-PCS 或 10GBASE-X PCS 和/或 1000BASE-X 等千兆应用，可轻松配置为 10 千兆以太网应用

  • 选择支持 RXAUI 和 SGMII (10/100/1000 Mbps 操作模式) 等行业标准

  • 适用于 KX 和 KX4 的背板以太网，仅 KX 或仅 KX4，KX 配置只需增加时钟频率即可实现 2.5 千兆以太网速度

  • 双数据速率 XGMII 转换为单数据速率 312.5 MHz 数据总线

  • 可选择将 156.25 MHz 时钟频率的双倍数据宽度（64 位）XGMII 操作转换为 312.5 MHz 时钟频率的单倍数据速率（32 位）操作

  • 与 Synopsys XAUI-PHY SerDes 无缝集成

  • 可选择为主机配备符合 IEEE 802.3 第 45 条的 MDIO 串行接口或并行微控制器接口。

  • 将 XGMII 空闲控制字符转换为随机序列的代码组，以实现通道同步、通道与通道对齐以及时钟速率补偿

  • 8B/10B 编码将二进制数据转换为每个通道的 10 位编码数据

  • 接收端的通道同步确定代码组边界

  • 将所有接收到的代码组校正为对齐模式，最大允许偏移为 5 个周期

  • 时钟速率补偿，通过插入或删除空闲字符来补偿恢复时钟和本地时钟之间的频率变化，时钟间最大允许变化为 200ppm

  • 支持 XGMII 上的内部环回，以便通过接收到发送数字路径进行调试，以及对 SerDes PHY 发送到 SerDes PHY 接收通道的环回控制

  • 故障情况下的链路状态报告以及可用于监控和调试的错误状态和统计的多种选项

XGMA：

Synopsys 10G 以太网 XGMAC IP 专为 1/2.5/5/10G 以太网应用而设计，提供一套全面的可配置功能，以实现优化实施。它可配置为仅 MAC，在发送和接收端使用 FIFO 接口，或使用 ARM® AMBA® AXI 主/次接口。管理数据输入/输出 (MDIO) 访问可配置为 AMBA APB™ 或 AMBA AXI 次接口。

Synopsys XGMAC IP 提供10G 媒体独立接口 (XGMII)，用于与 10G PHY 通信。它还提供了 MDIO 接口，用于寻址符合 IEEE 802.3 标准的 MDIO 设备。

Synopsys Ethernet XGMAC 可以与符合标准的全双工内联Synopsys MACsec 安全模块相结合，使设计人员能够快速在其系统中集成安全性，从而缩短产品上市时间并降低风险。

  • 符合 IEEE 802.3az-2010 规范

  • 支持 1/2.5/5/10G 数据速率

  • 支持VLAN标签处理校验和插入和AVB

  • 支持 IEEE 1588 PTP

  • 使用 RMON/MIB 计数器完成网络统计（可选）

  • MDIO 接口和高级电源管理功能

  • ASIL B Ready IP 专门针对 ISO 26262 随机硬件故障进行开发和评估，ASIL 系统性进展顺利

  • 以太网和 AMBA 的验证 IP

  • 经过硅验证

  • 轻松与 MACsec 安全模块集成

Synopsys 以太网服务质量控制器 IP：

Synopsys 以太网服务质量 (QoS) 控制器 IP 支持 1M、10M、1G 和 2.5G 速度，可实现开放系统互连 (OSI) 以太网系统的链路层。经过硅验证的可配置和可扩展 IP 已批量出货，并已成功应用于各种以太网应用，包括专业和消费音频/视频、汽车、工业和一系列消费和数据中心应用。经 ASIL B Ready ISO 26262 认证的 Synopsys 以太网 QoS 控制器 IP 配有汽车安全套件。

Synopsys 以太网 QoS 控制器 IP 旨在支持实时网络以及原始IEEE 音频视频桥接 (AVB) 和后续时间敏感网络 (TSN) 规范。此外，还提供当今设计所需的数据中心桥接、分段和 UDP 卸载功能等高级功能作为简单的配置选项。

可配置 IP 的典型设计会导致在配置期间跨接多个层，从而导致数据在跨层传输时出现双重缓冲，产生许多不必要的延迟。coreConsultant 配置工具可在配置时消除延迟，从而提供高性能 IP。

参考：

https://www.synopsys.com/zh-cn/designware-ip/interface-ip/ethernet.html

tips：

  • 对于汽车来说，需要使用带功能安全的MAC和PHY IP

  • 访问DMA的总线需求，例如AXI支持

  • 配置eth寄存器需要总线支持，例如APB

  • 中断跟core的配置连接

  • 根据性能需求进行选择

  • Qos音视频实时数据需求及时间敏感网络支持

  • 低功耗设计，休眠唤醒、关闭等功能

后记：
本篇本来想再把高速外设的内容涵盖全一点，但是篇幅有限，下一篇再继续。
其实上面的内容基本都是东拼西凑，但是并不是没有价值。对于没有入门的朋友来说，一般是你不知道：你要知道什么。例如驱动开发人员，就不了解硬件的一些东西，或许只有SoC原厂的工作经验才能了解。知识有很多，不断新见到的名字符号，哪些跟你有联系，那个方向是正确的。例如想了解SoC需要了解那些知识不会去找，本篇写（东拼西凑的乱抄）的可能很混乱，虽然笔者这方面也不专家，但是笔者见过这些东西，无疑方向是绝对正确的，才分享给大家一起入门学习。

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干啥都能干，干啥啥不是，

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